政府補助交大推出IC Scan Design與Test Pattern上機實作課程
政府補助交大推出IC Scan Design與Test Pattern上機實作課程
2012/09/12-宋欣穎 新竹訊
Scan design已經是現階段業界最常被使用的DFT(Design for Testing)技巧，交大電子系針對可設計出高品質與低測試成本的IC，推出「數位IC之Scan Design與Test Pattern自動產生技術」課程，日期為2012年9月18日週二起晚間假新竹交通大學場地舉辦，內容簡介scan design與ATPG(Automatic Test Pattern Generation)基本原理，並藉實作讓學員瞭解一般業界scan insertion與ATPG之流程，目標為在設計之中加入測試的概念。
同時課程介紹wafer-level test structure design觀念與技巧，讓學員了解如何解讀WAT(Wafer Acceptance Test)資料，並由其判斷wafer是否能被出貨。授課專家為交通大學電子系趙家佐教授，18小時包含上機實作，有參訓名額限制，歡迎儘速聯繫報名。
加入免費特約商之訓練費用為新台幣4,000元、達5人團報價為3,000元。政府補助，機會難得！同時規劃半導體LED發光元件、高性能三角積分、電源管理IC、高頻電子元件量測等領域課程，聘請一流產學界師資，更多內容請參培訓網頁(網址：http://submic.ee.nctu.edu.tw)，或電洽886-3-571-2121轉分機31745洽吳小姐。
DIGITIMES中文網 原文網址: 政府補助交大推出IC Scan Design與Test Pattern上機實作課程 http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?cnlid=13&cat=10&id=0000301986_6ZD886SU9BO7505XSLD9V#ixzz26DCUSBXC
