益華深化合作投入FinFET技術開發
益華深化合作投入FinFET技術開發
2013/05/03-陳妍蓁 隨著製程進展到14/16奈米FinFET技術，半導體產業產生新的設計挑戰，需要整個生態系統更緊密的合作開發，才可能克服。益華電腦(Cadence)近3年來投入龐大資源就此議題與主要半導體廠商展開密切合作，並已達成豐碩成果。該公司晶片實現事業群研發資深副總裁徐季平博士表示，在業界共同推動下，相信FinFET技術將能為電子產業開創出全新紀元。
徐季平談到：台積電、ARM、三星、IBM等大廠都與Cadence合作開發14/16奈米FinFET製程。首先是與IBM共同發布ARM Cortex-Mo處理器測試晶片投入試產消息，採用14奈米SOI FinFET製程；接著則是與三星合作，試產14奈米FinFET製程的ARM Cortex-A7處理器晶片。今年4月，又與台積電合作實現業界第一個16奈米FinFET製程的ARM A57 64位元處理器。
徐季平表示，這一系列新聞凸顯出我們在14/16奈米FinFET技術上已領先競爭對手2~3年的時間，主要原因在於Cadence投入了加倍的資源，以及重視生態系統夥伴關係的結果。
共同合作克服FinFET設計挑戰
徐季平強調，Cadence是第一家與合作夥伴共同開發測試晶片的EDA業者。隨著製程設計挑戰日益嚴峻，必須結合EDA、IP和晶圓代工業者才能共同克服，也因此我們決定與生態系統夥伴展開更緊密的合作。過去3年來，Cadence投入約1億美元的資金與夥伴就先進製程開發展開合作，這對EDA業者來說，是非常昂貴的投資。
他舉例說，以Cadence和台積電、ARM共同開發ARM Cortex-A57測試晶片為例，在3家公司共組成的團隊中Cadence就佔了7位，總共投入6個月的開發時間，才完成這項計畫。而在Cadence的7位工程師背後，事實上有近100人的研發團隊提供支援。Cortex-A57是ARM最先進的處理器，邏輯閘數量將近1,000萬個，設計複雜度非常高。這顆測試晶片是業界第一顆運用FinFET製程，實現這麼複雜的處理器設計，非常具有指標意義。
此外，針對Cadence日前與台積電簽署多年協議，將共同開發FinFET技術專屬設計基礎架構，徐季平也感到與有榮焉。他說，通常設計流程開發會經過探索(exploration)、可行性(feasibility)和建置(implementation)等不同階段，過去台積電都要到建置階段才會與EDA業者合作。這次兩間公司的合作將從探索階段就開始，顯示台積電對Cadence的信任，這對夥伴關係建立來說，是一個重要里程碑。
他另外說明，半導體產業從32/28奈米朝22/20奈米和FinFET架構移轉時，整個產業鏈都投入了顯著的研發資金。以製程開發為例，金額約為21億至30億美元，晶圓廠建置更是高達40至70億美元。同時，他估計EDA產業研發成本金額也達12至15億美元。但以整個EDA市場規模為40億美元的比例來看，就可以知道為了持續製程微縮的腳步，EDA業者也投入龐大投資，而這一點是常被業界所忽略的。
針對業界將跨入FinFET架構世代，徐季平表示，對EDA解決方案來說，由於這是全新的三維電晶體架構，勢必帶來新的挑戰。他解釋說，由於電晶體架構不同，因此必須萃取和建模更多的電阻(R)和電容(C)寄生，使得電路模擬、訊號完整性問題更為複雜，同時布局依賴效應(LDE)也會更明顯。
此外，對客製／類比設計來說，衝擊更是明顯。主要是因為，過去設計人員可以透過微調電晶體寬度，來達到所需的效能要求。但是對FinFET架構來說，由於無法改變鰭的高度或寬度，只能增加鰭的數量，但增加個數僅能為整數，這樣的「寬度量化」問題，將會使設計困難度大為提升。
徐季平認為，在市場需求與業者競爭加劇的雙重力量推動下，業界仍將順利朝14/16奈米FinFET製程移轉，甚至10奈米製程的研發工作都已經開始啟動，而FinFET架構將以其具備的功耗和效能優勢，將獲得廣泛的採用，並進一步帶動更多創新應用的出現。
DIGITIMES中文網 原文網址: 益華深化合作投入FinFET技術開發 http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?cnlid=13&cat=10&id=0000332751_UV58A0QK43PSI92E7WBP2#ixzz2STDdwGS9
