創意採益華方案實現20奈米SoC測試晶片試產
創意採益華方案實現20奈米SoC測試晶片試產
2013/08/05-吳冠儀 益華(Cadence Design Systems)宣布，設計服務公司創意電子(Global Unichip Corporation；GUC)運用Cadence Encounter數位設計實現系統(Digital Implementation System；EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統晶片(SoC)測試晶片的試產。兩家公司的工程師們密切合作，運用Cadence解決方案克服了設計實現與DFM驗證的設計挑戰。
在開發期間，GUC創意電子運用Cadence Encounter解決方案支援20nm佈局與繞線流程中所有錯綜複雜的步驟，包括雙重曝光元件庫準備、佈局、時脈樹合成、保持固定(hold fixing)、繞線與繞線後最佳化。GUC創意電子也運用Cadence Litho Physical Analyzer進行DFM驗證，將20nm製程變異的不確定性轉變成為可預測的影響，幫助縮短設計時程。
GUC創意電子設計技術開發處處長曾智謀表示，選擇Cadence益華作為開發夥伴，因為在先進製程的成功已經獲得大家公認。這個20nm SoC測試晶片在台積公司製程上試產成功，就是創意與益華密切合作以及Cadence Encounter與DFM解決方案絕佳功能的直接成果。
隨著客戶紛紛移向20nm，面對著新的挑戰，例如雙重曝光與製程變異，大幅提高了風險。Cadence益華電腦晶片實現事業群研發資深副總裁徐季平表示，以益華的設計實現和DFM驗證工具克服了這些先進製程挑戰。益華與夥伴們密切合作，驗證這些新製程以降低風險，並且讓客戶能夠滿懷信心地輕鬆轉移到20nm製程。
DIGITIMES中文網 原文網址: 創意採益華方案實現20奈米SoC測試晶片試產 http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?cnlid=13&cat=10&id=0000344552_LPF6VX1K4DYS673V2LK66#ixzz2b3KYb5bz
