新思科技發表DesignWare STAR層階系統
新思科技發表DesignWare STAR層階系統
2013/10/07-張琳一 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)近日推出DesignWare STAR層階系統(Hierarchical System)，該自動化層階測試解決方案內含類比／混合訊號IP、數位邏輯區塊(block)、記憶體和介面IP等，可有效提升SoC測試的效率。
STAR層階系統可大幅減少測試整合時間是根據IEEE測試標準所自動建立的層階式網路(hierarchical network)，由模組化伺服器(modular server)所管理，用以進行整體SoC測試資源的存取和管理新思科技DesignWare，及提升測試結果品質(quality of results；QoR)，藉由彈性的測試排程，達到測試時間與功耗的最佳化。
STAR層階系統為SoC中的每個IP及邏輯區塊在RTL中建立使用者配置(user-configurable)之IEEE 1500介面，並利用最高層級(top-level)的控制模組或伺服器將它們整合，同時在每個設計層階層級維持標準介面。對於具備數個層階的設計而言，該解決方案可在所想要的層階中提供模組化伺服器(而非最高層級伺服器)，以便在設計層階實現測試收斂(closure)，同時維持最高層級的訊號路徑(signal route)。
利用現有且廣泛採用的IEEE測試標準，STAR層階系統讓SoC測試資源的整合更加容易，如此一來遍布於全球的設計團隊在各自負責的SoC作業上便能更具效率。簡化層階式網路及統一標準測試介面的自動生成(此由中央或模組化伺服器所控制)可改善面積和訊號繞線，並省去數周的測試整合時間。
此外，利用針對IP存取的IEEE 1500網路，STAR層階系統將IP層級測試模式帶到SoC層級，此舉將減少重新產生模型的需要，並減緩大型SoC所帶來的容量瓶頸。在IP層級和所有設計層階層級達成測試收斂，以及在IP和邏輯區塊的周邊提升可操控性和可觀測性，都可以大幅提升大型SoC的測試結果品質。
新思科技首席設計師Yervant Zorian博士表示，由於在方寸晶片上進行多樣設計的需求日漸增加，加上使用更多的IP已成必然，若利用傳統的全晶片(full-chip)方法論，要在預期的時程和成本內完成大型的測試勢必非常困難。新思科技推出的STAR層階系統，利用IP層級和邏輯區塊層級測試有效率地測試SoC，讓設計團隊在較低的設計和測試成本下，縮短數日的測試整合時間，以加速設計的上市時程。
STAR層階系統讓設計人員能夠彈性地安排各別IP和邏輯區塊並行或連續測試的時程，使在測試時達到時程和功耗的最佳化。該彈性的測試排程可大幅降低測試時間，特別是針對有限I/O的設計更是如此。該解決方案提供以自動測試設備(ATE)和互動電路板為主的矽除錯和診斷，以加速產能提升。
STAR層階系統利用IP除錯測試模式，並且允許從SoC層級實現診斷控制和存取。此外，它能透過調校伺服器達成電熔絲編程(e-fuse programming)以及透過調整類比／混合訊號IP，協助提升SoC產出。STAR層階系統符合IEEE標準P1687，允許重複運用嵌入式測試工具進行系統層級的除錯。
DIGITIMES中文網 原文網址: 新思科技發表DesignWare STAR層階系統 http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?cnlid=13&cat=10&id=0000352080_DZ0L2N219FJYAGLNC2DB5#ixzz2gzhIXhHN
