全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日發表在Galaxy實作平台運作的最新RTL合成(synthesis)創新解決方案Design Compiler 2010，可以有效提升合成與實體實作流程達雙倍之效率。

 

Design Compiler 2010採用拓樸繪圖技術(topographical)進而開發出一套創新的布局繞線產品IC Compiler實體指南(physical guidance)，不但能將時序及面積之關聯性縮小至5%，同時能加速IC Compiler的布局階層達1.5倍。而新的功能讓RTL設計人員在合成環境中進行平面布局探究時，有效達成最佳的布局配置。此外，Design Compiler針對多核心處理器所配置之新型可擴充基礎架構，在4核心執行時可達成2倍合成執行速率。

 

瑞薩科技DFM暨數位EDA技術部門經理Hitoshi Sugihara表示，降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪圖技術實體指南，在Design Compiler與IC Compiler間的運算關聯性可降低至5%，且在IC Compiler中達成近兩倍速的布局，並有效提升設計時程。

為了緩和緊迫的上市時程壓力，Design Compiler 2010擴大拓樸繪圖技術，以進一步達成與IC Compiler連接的最佳化，將運算關聯性縮小至5%。而新增的實體最佳化技術將被運用於合成當中，所產生的實體指南將應用於IC Compiler，除了簡化作業流程外，也能加速IC Compiler中的布局達1.5倍。此外，Design Compiler 2010也提供RTL設計人員在合成環境中使用IC Compiler平面布局的功能。設計人員可不費力地進行假設性平面布局探究，以便及早確認與改善平面布局的問題，並達成較快速的設計收斂。

瑞昱半導體設計技術研發中心副處長黃世安表示，過去幾年利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。發現Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的布局達1.5倍。該合成與布局設計間的緊密關聯性以及快速執行時間，符合在65奈米及更先進的製程技術中，對減少迴圈週期和大幅縮短設計時程的需求。

新思科技設計實作事業群資深副總裁暨總經理Antun Domic表示，新思專注於Design Compiler的改善，以協助設計人員縮短其設計週期及增進生產力。自從引進拓樸繪圖技術後，藉由實體實作加速設計收斂的邏輯合成所產生的影響顯著，而Design Compiler 2010將延續這樣的優勢，協助降低迴圈週期及減少實體實作的執行時間。