矽穿孔優化技術 增3D IC價值 降低成本
矽穿孔優化技術 增3D IC價值 降低成本
2015/09/21 02:44-DIGITIMES企劃 從3D IC的製作關鍵製程檢視，矽穿孔技術無疑是左右製作成本的關鍵，目前已有多種製程方案改善成本問題，不同技術方案同樣的目標都在於優化3D IC成本架構…
投入3D IC製程的效益相當多，除可滿足新一代電子產品的輕薄設計要求，另可透過關鍵元件的高度整合，提升解決方案競爭力與元器件價格優勢，但3D IC除非實現矽穿孔(Through-Silicon Via；TSV)技術方案，否則很難達到3D IC的開發需求。而TSV製程整合，最大的困擾在於整體製程的成本增加問題，但由於3D IC可以大幅提升整合功能的性能表現，從功能性升級對照成本差異，導入3D IC整合功能晶片仍有相當程度的效益，矽穿孔技術也成為導入3D IC製作的重要討論議題。
矽穿孔技術為3D IC成本優化關鍵
首要產生的問題在於，該由製程的哪個階段進行TSV製作？如果是非微機電系統 (Micro Electro Mechanical Systems；MEMS)元器件的製作內容，由於關鍵矽穿孔技術也必需與核心功能同步微縮，讓整體結構達到高階製程水準，對於矽穿孔技術的要求就不是僅有達到連接特性即可，而必須要與核心功能同樣水準的製程導入，才能讓整體3D IC的性能得以同步提升。
矽穿孔技術製作程序多半僅能在晶圓廠的製程設備完成，或搭配委外半導體組裝與測試(Outsourced Semiconductor Assembly and Test；OSAT)服務供應商參與開發。TSV理想的製程整合為由晶圓廠著手，但實際上也有PCB廠嘗試在PCB上嵌製晶片，達到2.5D IC整合型式。
而矽穿孔技術與3D IC市場，可能因為近期智慧手機、筆記型電腦等產品銷售趨緩，整體經濟環境變得更加保守而導致產生量產TSV相關應用的投入資本與規模限制，因此也限制當前具備矽穿孔產製技術的參與業者數量，尤其在製作機台、流程造成的資本支出、材料成本與更繁複的製程處理，都會影響新製程導入設計的速度。而在業界積極將相關設計導入10nm電路節點製程，系統組構無法避免需導入矽穿孔技術方案，也形成僅有大廠才有能力產製進階技術的產品。
高階電子產品技術要求高 高階3D IC市場需求增加
在晶圓代工廠、IDM與OSAT積極搶食3D IC市場，而必須在晶圓級前段製程就開始參與的製作程序，成為一般周邊廠商較難介入的門檻，而在前段、後段與封裝製程不同業者或產業競合，也會因為3D IC產製議題合作更緊密，或是透過購併達到整合資源的目的。
討論3D IC產品趨勢，就不得不關注TSMC的CoWoS型製程整合技術(Chip-on-Wafer-on-Substrate)，CoWoS型製程整合為晶片-晶圓-基板整合型的晶片構裝設計方案，主要是運用次微米等級矽材質做為中介層使用，再搭配矽穿孔技術方案把多晶片整合在單一個封裝體。以TSMC的現有產製資源已可製作CoWoS同質元件量產、或異質CoWoS元器件產品量產。
CoWoS製程 可縮小尺寸、改良元件特性
TSMC開發的CoWoS方案採行矽穿孔TSV的矽晶圓做為載具，於單一個封裝體元器件構裝中整合數組功能晶片，解此即可達到減低功耗、改善元件系統特性、縮小封裝體的尺寸，實際做法為先運用CoW連線技術把矽晶片連接至經TSV處理之晶圓、再利用整組次系統附著於基板上，構裝成為最終元器件成品。
顯而易見的CoWoS解決方案架構，不僅可以提升晶片內連線的線路密度、同時縮短傳輸距離外，自然而然改善了整體電路的RC負載問題，也讓CoWoS方案製作的元器件能達到更好的IC特性表現、與功率耗損、物件尺寸同時優化的最終製品。
尤其在新一代電腦運算、行動運算相繼要求高效能運算效率支援前提下，常規處理器，甚至是行動處理器已被要求須以更高時脈、更高頻寬處理數據運算，而系統載板製作的技術限制卻仍舊卡在元器件的物理特性與頻寬限制。
透過3D IC的製作整合技術，能將關鍵IC、處理器與高效記憶體利用中介層整合在單一封裝，不僅提高元器件的整合度，同時原有實體傳輸線路以半導體線路取代，不僅線寬更小、更密，傳輸路徑更短，也能在更高時脈條件下維持更穩定的傳輸數據品質。
彈性組構3D IC 可讓產品性能特性更上一層樓
以TSMC的CoWoS技術方案為例，CoWoS方案同時也提供可將大型元件再分拆成數個元件獨立封裝的設計方案，或是將主系統拆成由數個次系統組構，而每個次系統還可分拆幾組整合元件組構應用功能，同時運用3D IC技術整合不同關鍵元件，而不須所有元件都以高階製程製作，例如，高複雜度的處理器就與一般中/低階晶片分開製作，封裝時在進階整合，達到降低整體晶片製作成本目的。
另在產品製程與材料成本上，也是3D IC亟需克服的關鍵，例如晶圓代工後段製程(Back End Of Line；BEOL)、與薄化晶圓的加工處理(包含暫時性的晶圓鍵合／去鍵合處理(Temporary Bond-Debond；TBDB)的製程與材料成本優化，也牽動3D IC成本是否因為新製程、材料造成成本暴增的關鍵，由前述重點製程產生增加的成本就佔去3D IC元器件總成本的五成，若能進一步優化則可讓3D IC更具市場競爭力。
運用新製程改善成本 為3D IC關鍵重點
目前業界使用的改善方案多元，例如，運用新的光電介質，以低成本方式處理多層銅線路重佈銅(Cu)電鍍(Redistribution Layer；RDL處理，減少處理工序、省略高成本CMP(Chemical-Mechanical Planarization)化學機械平坦化步驟和電介質蝕刻程序，Cu RDL製程也成為3D IC成本優化的方案之一，此類製程的關鍵則在光電介質材料的成本與效用，另對銅線路重佈電鍍層形成的導線線寬，目前仍有持續優化的空間，運用線寬優化也能讓內置導線材料的高頻特性、與微縮目的更能達到矽穿孔技術製程所要求的製作目的。
尤其是實作上為運用無載片(carrier-less)技術進行製程操作，加上可減少TBDB工序步驟，再於後段移除Cu RDL沈積製程、TBDB步驟，即可把整體製作成本大幅優化。
若3D IC製程能將高成本的銅鑲嵌結構製作方式，改以採有機材料進行多層銅線路重佈銅電鍍製作線路，可以減省製作成本，加上縮短或減少高成本的化學機械平坦化製程，也能將原有TSV高成本的關鍵問題逐一改善，讓組構3D IC的關鍵成本問題進一步優化。
在3D IC製程中，改善矽穿孔技術製作與最終元器件封裝組構成本只是其中一個重點，3D IC其實面臨更多實際生產與驗證考驗，因為3D IC相對目前常規製作的產品，不僅整合密度越高、功能更繁複，也增加設計與驗證的複雜度，除了控制良率與製作成本外，3D IC仍需大量的製作經驗累積與產品導入，以更成熟的製程因應新一代高效能運算設備、穿戴電子產品、智慧手機、平板電腦等設計需求。
DIGITIMES中文網 原文網址: 矽穿孔優化技術 增3D IC價值 降低成本 http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?cnlid=13&cat=10&id=0000440749_NQS83J1C3D7UI8LMRMNKL#ixzz3mKcTOdXf
