2010/06/21-劉育成

 

益華電腦(Cadence)宣布，TLM (transaction-level modeling)導向設計與驗證、3D IC設計實現以及整合DFM等先進CadenceR設計技術與流程，已經融入台積電設計參考流程11.0版中。

Cadence的技術有助於28奈米TLM到GDSII進行複雜的晶片設計、設計實現、驗證與簽核(signoff)。Cadence針對台積電設計參考流程的擴增部分，在最短的設計時程下，實現複雜的高效能、低功耗、混合訊號晶片，更支援了Cadence提出的EDA360策略。Cadence支援嶄新的設計參考流程，即是為實現EDA360產業新願景，而完成最新里程碑的展現。Cadence與台積電的合作，使雙方轉移到更高階的萃取與先進製程，同時並降低開發成本。

台積電行銷處資深處長莊少特表示，台積電設計參考流程11.0版添加了Cadence軟體工具與解決方案，藉由ESL設計與驗證以及3D IC整合成為主流製程的一環，廣泛地解決重要的設計議題，更提高了設計生產力。

獨特的Cadence ECO (engineering change order)功能能避免不必要的反覆作業，實現更快速的上市時程。3D IC設計功能則是在設計實現階段，就能夠協助設計決策，確保封裝階段的最佳效能與功耗trade-off。由於DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的區塊或晶片層設計，達成量產時程的目標。

Cadence資深副總裁兼策略長黃小立表示，藉由全新的設計參考流程，Cadence與台積電共同以這項重要的技術創新與方法，以完整、可預測的流程，幫助系統至晶片實現 (System to Silicon Realization) 產業新境界的實現。