2010/06/22-賴姿侑

 

EDA前端設計和驗證領導公司於今日推出了最新的驗證平台Riviera-PRO 2010.06。此最新工具支持由Cadence與Mentor Graphics所共同推動的開放式驗證方法學(Open Verification Methodology ；OVM)以及由Accellera所推動可望成為未來業界標準的統一驗證方法(Unified Verification Methodology ；UVM)之初期版本。 OVM和UVM提供共通的設計模塊以及充分利用SystemVerilog驗證 能力來建立可重用和可擴展的測試環境的預定義機制。Riviera-PRO 2010.06提供了預編譯的 OVM庫和SystemVerilog模擬器，以幫助客戶利用這種強大的設計驗證方法來面對驗證當今複雜設計的挑戰。OVM水平已達到成熟和穩定，是UVM保證長期流行與增加各種工具更多支持需求的基礎。

不同專業層級的用戶可依據OVM迅速建立一個具層次的、高階覆蓋率驅動的處理程序層級驗證環境，此環境可重複使用在不同的設計和不同的平台。驗證工程師都明白OVM的靈活性將讓他們和硬體設計人員感到滿意，因他們可以進行先進的驗證而無須經歷進階SystemVerilog的培訓。

Cadence設計系統公司驗證產品管理總監亞當‧謝勒(Adam Sherer)表示，Cadence 領導了OVM與UVM的發展與推動，以提高整體業界的驗證生產力。我們歡迎Aldec公司加入持續增加中、支持OVM 和UVM方法學的RTL模擬系統供應商的行列，我們期待Aldec公司所服務的初階與中階FPGA開發商進一步採用這樣的設計方法學。

Riviera-PRO 2010.06提供了一個前端設計、模擬與偵錯FPGA和ASIC元件的獨特方法。Riviera-PRO支持包括ESL、TLM與命題驗證(assertion-based)等最先進的驗證方法。該產品包括先進的偵錯工具、程式碼覆蓋和性能波形的工具集。Riviera-PRO乃是一個多平台模擬器，支持32位元和64位元CPU架構、Windows ® 7、Vista和XP和各種版本的Linux作業系統。